Verilog中的寄存器定义为基本数据类型

wire

用于表示物理连接。默认设置为Z
类型包括：wire、tri、wand

寄存器型

用于表示一种抽象的数据存储结构，其赋值操作仅允许在过程性语句中进行。默认状态下，该存储单元的初始值设定为X。相关类型包括寄存器型、整数型以及实数型。

wire与reg

1. 标量、向量与数组
   1位宽的数据形式被定义为标量。当设定具体范围后，net或reg将演变为具备多比特特性的结构，这种结构被称为向量。关于数组的详细内容可参考memory部分。

2. 位选取

    addr [0] = 1; //单独选择
    addr [23:16] = 8'h23;  //范围选择
    
    
    AI写代码c
    
    运行

可变选择机制能够在循环结构中实现对矢量片段的高效选取。尽管起始位置具有可