spartan 6 锁相环输出不可直接连接普通io及pll问题

my_pll my_pll_inst (
.CLK_IN1(GCLK_FPGA), //50M
.CLK_OUT1(clk_232),//1.667M
.CLK_OUT2(clk_spi),//10M 无法直接连接至普通IO输出端口
.CLK_OUT3(FPGA_GCLK),

//系统时钟GCLK_FPGA为50M，用作锁相环输入后，将不能再用于触发posedge事件，较为便捷的处理方式是通过锁相环生成一个与系统时钟频率相同的时钟信号
. LOCKED()
);

锁相环所产生的输出信号引脚不能直接用于外部IO接口

module top(
clkin,
clkout
);
input clkin;
output clkout;
wire clkout;
wire clkout_1;
pll27 pll27_inst
(
.CLK_IN1(clkin),
.CLK_OUT1 (clkout_1)
);

ODDR2 #(
.DDR_ALIGNMENT("NONE"), // 设置输出对齐方式为"NONE"、"C0"或"C1"之一
.INIT(1'b0), // 将Q输出的初始状态设置为1'b0或1'b1之一
.SRTYPE("SYNC") // 指定"SYNC"或"ASYNC"