SV实验二：包发送沿路径

一、实验内容及目标

1**、实验内容：**

（1）自主学习《SystemVerilog Testbench Lab Guide》的PDF文档，深入领会其中涉及的相关知识内容；

（2）继续构建测试平台中的各个组成部分（component），包括激励生成模块（Stimulus Generator）、驱动模块（Driver）等。

（3）借助若干子程序（routine），实现将数据包由输入端口3传输至输出端口7，并对数据包的有效载荷（payload）进行观察与验证。

（4）对所编写的SV程序进行编译（Compile）与仿真（Simulate）操作。

2、实验目标：

在lab1现有测试平台的基础上进行扩展，实现从单一输入端向单一输出端传输数据包的功能。

运用更新后的测试平台对设计文件进行编译和仿真处理。

3.掌握并理解代码中每一行的具体功能与作用。

二、实验过程或步骤

任务一： 将lab1的文件复制到lab2下

1、进入lab2目录后，通过执行make copy命令来完成操作

任务2： 声明程序的全局变量

依据路由器的功能需求文档（涵盖所采用的输入端口、输出端口及数据传输内容等信息），实现数据包的发送操作。为便于后续调用与参考，应将相关参