Verilog HDL实操④——序列控制电路搭建

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• • • • 1.基于状态机的方法进行实现
  • 2.基于宏功能模块进行实现

初始化变量n为0；进入循环：当n小于等于9时执行循环体；在循环体内先显示数码管第n位；然后将n的值加1；完成后进入下一轮循环；完成所有数字的显示后切换为奇数序列；再次初始化n为0并重复上述过程直至完成所有需求的数字序列显示；完成所有数字序列的显示后退出循环并结束整个程序流程

1.基于状态机的方法进行实现

设计一个二十八进制计数器装置，在其运行周期内分别完成以下操作：首先，在28个不同的状态下输出所需的28种BCD代码；随后利用显示译码器将这些BCD代码转换为对应的七段显示字符。

    module LED_Controller(iCLK,oSEG7);      //i表示输入   o表示输出
        input iCLK;
        output reg [6:0]oSEG7;
        reg [4:0]Qtmp;         //计数器状态
        reg [3:0]DISP_DATA;     //BCD码
        always @(posedge iCLK)    //iCLK出现上升沿状态变化
               if(Qtmp==5'd27)