UVM——架构组件代码实例（一、基础）

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文章结构概览

1.packet.sv（数据包）
- 2.packet_sequence.sv（生成数据）
- 3.driver.sv（驱动数据）
- 4.input_agent.sv（代理模块）
- 5.router_env.sv（环境构建）
- 6.test_base.sv（测试基础框架）
- 7.test.sv（主程序，初始化UVM流程）
- 8.Makefile（编译配置文件）
- 9.输出结果展示

1.packet.sv（数据包）

完成数据包的注册流程后，可以定义随机变量，并且支持设置约束条件，同时还能实现对变量访问权限的管控；

复制代码

    `ifndef PACKET_SV
    `define PACKET_SV
    
    class packet extends uvm_sequence_item;
    
      rand bit[3:0]    sa;
      rand bit[3:0]    da;
      rand bit[7:0]    payload[$];                               //1.声明随机变量
      
      `uvm_object_utils_begin(packet)

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