Verilog 的命名规范
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尽管长期从事代码编写工作，但在变量命名方面始终未能达到理想标准。在命名过程中常常陷入反复斟酌的困境。现汇总一些业内较为优秀的命名规范，后续若发现更具参考价值的内容将持续进行补充与更新……
//====== 模块命名======//
1. 命名缩写：将模块英文名称的各个单词首字母结合起来，形成3到5个字符的缩写。
比如ArithmaTIc Logical Unit模块，命名为LUT,Data Memory Interface模块，命名为DMI。
Decoder模块，命名为DEC
2. 根据用途差分模块来命名。
ddr_test 是DDR的测试数据用例
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