sdaccel和Vitis关于RTL核的需求

本节文章参考来源为Xilinx GitHub上的Vitis案例工程, 主要讲解如何编写用户自定义的RTL内核, 具体参考链接如下:

https://github.com/Xilinx/Vitis_Accel_Examples/blob/master/rtl_kernels/rtl_vadd/src/hdl/krnl_vadd_rtl.v

话不多说，直接上顶层的rtl代码。

本节事例是针对如下的kernel形式

对外接口主要包括时钟、复位以及axi_lite口和axi_master口。这属于最为基础的rtl内核架构。具体而言，在左侧部分增加了多时钟功能，在右侧同样支持多个axi_master接口。

时钟和复位：

The input wire ap_clk is suggested to be directly named as the kernel clock and reset signals. The input wire ap_rst_n is used for the reset signal.

axi_lite口：

// AXI4-Lite mas