Verilog RAM(6-双端口异步读写SRAM)

在先前的研究过程中，我们针对常用的存储设备进行了基础概念的梳理，并通过调用IP核完成了对单端口同步读写SRAM的简易实现，同时对该类型存储器进行了Verilog语言的描述。此外，还完成了对单端口同步写与异步读SRAM、以及单端口异步读写SRAM的设计与分析工作。在此基础上，我们运用Verilog语言实现了双端口同步读写SRAM的相关描述，相关成果可参考以下内容：

Verilog实现RAM(5-双端口同步读写SRAM)

当前，在前述研究的基础上，我们将进一步推进双端口异步读写SRAM的实现工作。

一、核心原理阐述

双端口异步读写SRAM与双端口同步读写SRAM在结构上存在相似之处，其主要差异体现在数据的写入与读取操作不再依赖于时钟信号clk，而是由控制信号（如片选、使能、地址等）触发并实时执行；

输入端口包括： （异步模式下不包含clk）

reg [3:0]a1;//输入地址（RAM存储深度为16，因此地址位宽为4）

reg we1;//写使能信号，在该信号有效时执行RAM的数据写入操作

reg oe1;//输出使能信号，当此信号有效时，RAM读取结果方可输出至外部

reg cs1;//片选信号，用于确定访问哪一个RAM模块

// 第二组输入端口定义如下：

reg [3:0]a2;//输入地址（RAM存储深度为16，因此地址位宽为4）