QDR SRAM接口FPGA Verilog代码

QDR SRAM技术概述

QDR具备独立的读取与写入数据通道，均采用DDR技术，在每一个时钟周期内能够完成四个总线宽度的数据传输（包含两次读取和两次写入），这正是QDR实现四倍数据速率的原因。此处所应用的是标准的2字突发模式QDR，对于4字突发模式的操作方式类似，只需进行适当调整即可。针对每一次读取或写入请求，2字突发设备将传输两个数据字。DDR地址总线在时钟周期的前半段用于激活读取请求，在后半段则用于激活写入请求。
接下来分析接口的时序图

时序图展示了2字突发QDR II存储器接口中同时进行的读/写操作。该接口配置了三组差分时钟信号，其中C时钟用于发送寄存器的数据传输，K时钟则作为接收寄存器的采样时钟，而CQ时钟是在经过QDR器件延迟后与输出Q信号同步的时钟。在K时钟的上升沿阶段，DDR地址总线被允许将读取地址发送至存储器；而在时钟的下降沿阶段，DDR地址总线则允许写入地址被传输。因此，在同一个时钟周期内，低电平有效的读控制信号(/R)和写控制信号(/W)可以同时处于激活状态。设计的主要目标是简化QDR接口的封装过程，并将DDR接口转换为FPGA内部可使用