Verilog实现加法器四位超前进位加法器设计——持续更新版

一，内容介绍

加法器是数字电路中最基本的一种设备，并且也是CPU的关键功能。在本专栏中, 我会全面展示并深入分析所有已知的数字电路中的加法器相关模型及其工作原理。编程使用的语言是Verilog, 并且我将采用强迫症风格进行代码编写。

加法器系列链接：
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当前：主要介绍的是四位超前进位加法器的设计方案
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二，超前进位加法器设计原理

超前进位加法器（CLA）也被定义为carry look-ahead adder。
所谓超前进位加法器亦即，在输入信号a与b抵达加法器端口时立即展开所有进位计算工作以期最大限度地减少所需时间从而显著提升了工作频率。

    下面介绍超前进位加法器的设计原理：
    由上上篇全加器的设计我们可以知道，对于一个一位全加器，产生进位的逻辑表达式为：
    c_o[1] = (a_i && b_i) || (a_i && c_i) || (b_i && c_i);
    转换成数学公式为：
    c_o[1] = a_i*b_i + a_i*c_i + b_i*c_i 
    由二进制加法的交换律，我们可以进一步变换为如下公式：
    c_o[1] = a_i*b_i + (a_i + b_i)*c_i
    对于