MSP430F1612 基础时钟模块-基本时钟模块
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目的
该基础时钟模块为MSP430Fx1xx系列的各类外设及中央处理器供应时钟信号。在此部分中，我们对这一功能单元进行相应设置，并借助IO端口输出时钟信号，以此检验配置是否准确。（由于DCOCLK的配置较为复杂，本次仅针对以XT1和XT2作为源时钟的ACLK、SMCLK以及MCLK信号输出进行测试）
组成
基础时钟模块由三个不同的时钟模块构成：
ACLK（Auxiliary clock，辅助时钟）来源于XT1晶振经分频处理后获得。XT1晶振具备两种选择方式，既可以采用32.768KHz的低速类型，也可以使用450KHz至8MHz范围内的高速类型，不过需要在寄存器中完成相应的设置。
MCLK（Master clock，主时钟）用于CPU的运行操作，其原始时钟信号可从XT1晶振、XT2晶振或内部DCO时钟中进行选取，并通过分频处理后获取。
SMCLK（Sub-main clock，从主时钟）是为内部设备提供时钟信号的模块，其原始信号来源可选自内部DCO或XT2晶振。若未安装XT2晶振，则也可使用XT1作为替代选项，并通过分频处理获得最终的时钟频率。
涉及寄存器
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