xilinx serdes时钟校正

时钟校正原理
时钟校正相对简单，通过一个示意图即可清晰展示其工作流程。
首先需要了解为什么要采用时钟校正：CDR系统在恢复用户的时钟user_clk与主控XCLK虽然具有相同的频率，但存在细微的频率偏差。这种微小的差异会导致内部FIFO队列可能出现读空或写满的情况，从而引发数据传输错误。为避免这种情况的发生，在FIFO快满之前丢弃冗余数据，在快读空的时候补充必要的数据包。由于收发两端已经预先约定好这些特殊序列的内容，在接收端能够正确识别并应用这些序列进行处理，从而有效避免了潜在的传输错误。

2. 配置缓冲区尺寸
   旨在设定最小与最大延迟值。当缓冲区内的内容数量少于或超出这两个设定值时，则会插入或删除特定的CC序列。具体要求列于下表中。（其中，在IP核内部无需手动配置此参数（因为它已知PPM偏移核发送的CC序列周期），因此由IP核自动计算得出。）

3、设置序列长