Verilog continuous assignment

关键词：assign， 全加器

连续赋值语句作为 Verilog 数据流建模中的基础性语句，主要应用于对 wire 类型变量实施赋值操作。其具体格式如下

在编程语境中，LHS（左侧）通常用于表示赋值操作中的目标位置，而RHS（右侧）则代表赋值操作中提供数值的来源。关键词 "assign" 在连续赋值语句中具有关键作用，所有已声明的 wire 类型变量所对应的连续赋值表达式均以 "assign" 作为起始标识，例如：

需要特别指出的是：

• LHS_target 应当为标量或线性向量类型，但不得使用寄存器类型。
• RHS_expression 的数据类型并无限制，可为标量、线性向量、寄存器向量或函数调用形式。
• 当 RHS_expression 表达式中的操作数发生事件（即数值发生变化）时，系统将立即对该表达式进行重新计算，并将结果赋予 LHS_target。

Verilog 语言中还提供了一种对 wire 类型变量进行赋值的简便方式，即在声明 wire 类型变量的同时直接进行赋值操作。由于 wire 类型变量仅能被赋值一次，因此这种连续赋值方式也仅能执行一次。例如，以下所示的赋值方式与前述的赋值示例在功能上是完全等效的。

全加器

以下将通过数据流描述的方式，构建一个1bit全加器