SV实验：SystemVerilog验证流程

一、实验内容及目标

1**、实验内容：**

（1）自主学习《SystemVerilog Testbench Lab Guide》的PDF文档，深入领会其中所涉及的相关知识内容；

（2）基于SV语言为待测模块（DUT）构建一个基础的测试环境（testbench）；

（3）采用SV编写一个任务（Task），用于对DUT执行复位（Reset）操作；

（4）完成该SV程序的编译（Compile）与仿真（Simulate）过程。

2**、实验目标：**

（1）能够熟练运用Questa Sim软件进行程序开发与功能验证；

（2）具备对具有16个输入端口和16个输出端口的路由器开展验证工作的能力。

二、实验过程或步骤

任务一：创建SV接口（interface）文件

1、生成名为router_io.sv的文件，并通过编辑工具将其打开；

2、以下为需要进行连接的DUT信号；

interface router_io(input bit clock);

logic reset_n;

logic [15:0] din;

logic [15:0] frame_n;

logic [15:0] valid_n;

logic [15:0] dout;

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