DDR内存基本原理5

Memory中四个设备的数据输入输出端子物理上并列排列，构成了一条完整的32位数据总线，并连接至CPU上的动态内存控制器（DMC）。

Memory的4个片选是接在一起的，即一次，四个chip全部被选中

128M x 8 I/Os 是由芯片选型决定的。

该device包含8个bank单元，并非采用传统的行排列方式进行布局；而这些8个bank单元采用的是交错配置模式。值得注意的是，在这种设计中采用的是交错架构而非行排列架构，在这种架构下能够实现更高的吞吐量和更低的延迟性能

该设备采用8位数据宽度设计。每个bank的数据总线宽度均为8位，并以总线形式以并行方式连接在一起。等同于该设备包含的八个独立的bank单元中，在一次操作中仅能完成对单个bank的数据读取操作。

每个device，8块bank。

假设需要读取内存地址[H]中的数据。
因为总线带宽被设定为32位，并且有四个设备并列配