UVM——架构组件代码实例（三、基础、配置sequence中变量）

文章结构概览

• 1.packet.sv（数据包）
  • 2.packet_da_3.sv（添加约束包）
  • 3.packet_sequence.sv（生成数据、声明配置变量）
  • 4.reset_sequence.sv（可通过factory实现覆盖）
  • 5.driver.sv（驱动数据）
  • 6.input_agent.sv（代理）
  • 7.reset_agent.sv（例化reset_sequencer，引入reset_sequence）
  • 8.router_env.sv（环境，启动sequence生成数据）
  • 9.test_collection.sv（测试用例，factory实现覆盖）
  • 10.test.sv（主代码，启动UVM）
  • 11.Makefile（make编译）
  • 12.打印结果

实例三相较于实例二存在如下调整：

• 在 packet_sequence中新增了可配置变量，这些参数能够由顶层进行设定，从而实现对发送数据包数量的控制；
• 新增了reset_sequence，支持通过factory机制进行覆盖操作，增强代码的复用能力；
• 补充了reset_agent，在该模块内部实现了对reset_sequencer的实例化，并且在处理数据包参数时引入了新的res