FPGA入门：半加器与多路选择器的Verilog实现
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1、半加器
基于Verilog语言的描述方式：
module h_adder(A,B,SO,CO) ;
input A,B;
output SO,CO;
assign SO = A ^ B ;
assign CO = A & B ;
endmodule
assign并行语句可同时执行，其执行顺序与语句排列无关
Verilog中所有关键字均需采用小写形式书写
2、多路选择器 （1）always语句
module MUX41a(a,b,c,d,s1,s0,y) ;
input a,b,c,d,s1,s0;
output y;
reg y;
always@(a or b or c or d or s1 or s0)
begin : MUX41a //块语句开始
case({s1,s0})
2'b00: y<=a;
2'b01: y<=b;
2'b10: y<=c;
2'b11: y<=d;全部评论 (0)
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