HDL类Sklansky加法器的研究

目录

一、进位选择加法器

二、Sklansky加法器

三、Verilog设计

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Sklansky加法器属于一种并行高速的树状结构加法器，最早由Sklansky在1959年提出。该加法器对各个比特位的进位层级进行分组处理，通过对不同比特组内所有可能的进位情况进行计算，从而得出所有可能的和与进位结果，因此也被称为条件求和加法器。

一、进位选择加法器

Sklansky加法器的设计采用了进位选择加法器的实现方式：

1. 进位选择加法器的结构包含两个行波进位加法器以及一个选择器
2. 其中一个行波进位加法器在计算过程中假设输入的进位为0
3. 而另一个行波进位加法器则在计算时假设输入的进位为1

其具体结构如下：

4比特进位选择加法器基础模块结构

更多详尽内容可参阅往期发布的文章：https://zhuanlan.zhihu.com/p/102207162

接下来我们先观察Sklansky在其学术论文中所提出的进位选择加法器实例（此处仅选取低8位部分进行深入分析，若在阅读相关文献时对表格中的数据来源存在疑问，可进一步参考以下内