＜Verilog实现加法器＞从加法器到计算单元

一，内容介绍

加法器作为数字电路中最基本的组成部分，同时也是中央处理器的重要运算模块之一。
在前几篇文章中，我们已经完成了对多种常见加法器架构的构建，接下来将对加法器进行更为精确的量化评估，并拓展其功能特性，以达成构建计算单元的目标。

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二，计算单元简介

计算单元通常指的是算术逻辑单元（ALU，arithmetic logic unit）。当采用加法器作为ALU时，仅仅输出计算结果是不充分的。为了满足计算机运行需求，还需提供若干非计算类的信息：
c_out：最高位的进位输出
overflow：溢出标志，用于判断运算结果是否超出了可表示的数值范围
sign（negative or positive）：正负状态，用以标识运算结果为正数或负数
zero：零标志，用于识别运算结果是否为零
在数字电路设计中，所有的加减运算均可被转化为补码形式下的无符号数加法操作。
此外，在处理两个带符号的复数相加时，往往会引发最高位的进位现象，并表现为数据溢出。因此，在判断是否存在溢出时，不能单纯依赖加法器产生的最高位进位信号，而应结合最高位与次高位的状态以及参与运算过程中的相关进位信息进行综合分析。
若执行的是有符号数的加减操作，则符号