FPGA实现SDI输入输出时钟同步

模块综述

当前SDI传输系统在实现视频信号传输过程中，普遍需要完成时钟恢复与抖动消除操作，这使得每一级传输环节均需承担较高的成本，并对电路板的布局布线造成不利影响。因此，该设计方案的优势在于，各级传输无需使用如si5324这类芯片，从而降低了硬件开支；同时，FPGA内部各通道的数据能够同步至统一的主时钟，有效节约了时钟资源。此外，该模块依然符合BT1120数据协议的要求。然而其存在的不足是，在SDI输出端必须配置帧缓存装置，否则无法直接输出异步传输信号，需重新生成符合标准SDI规范的BT1120格式后方可实现输出。

如图所示为顶层模块的结构关系示意图，数据流的运行流程如下所述。该模块由两个相互独立的子模块构成，分别为编码模块和解码模块。在编码模块sdi_encoder中，来自外部的BT1120数据流首先被送入sdi_resync单元进行时域转换，转换后得到的本地时钟需与原始时钟保持基本一致的频率。例如，源时钟为74.2500MHz（A时域），而本地时钟为74.2499MHz（B时域），两者之间的频率偏差应控制在200ppm以内。完成同步后，数据进入sdi_nrzi_encod