常见笔试面试题序列检测器

引言

**** 序列检测器的功能是判断输入数据码流中是否包含特定的序列，若存在该序列则输出1，否则输出0。本文将重点介绍在笔试和面试过程中较为常见的序列检测器的Verilog实现方式，具体用于判断输入数据码流中是否存在10010序列，若存在则输出结果为1，否则输出结果为0。文章主要阐述两种实现方法，一种是基于状态机的设计方案，另一种则是基于移位寄存器进行比较的实现方式。

1、状态机实现方案

在进行序列检测器的RTL描述之前，首先需要明确其状态转移逻辑，并将其绘制为状态转移图。随后依据该状态转移图完成RTL代码的编写。本文所采用的状态转移图如下图所示。

依据上述图表所展示的状态转移结构，我们运用了双阶段状态机对RTL进行了描述，相关代码如下

seq_detector.v:

 //检测输入序列中是否存在10010序列，存在输出1，不存在输出0

    
 module seq_detector (
    
 	//system signals
    
 	input			clk					, 
    
 	input			rst_n			    ,