数字IC设计试题（三）
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本次将向大家展示一道颇具趣味性的Verilog编程题目，题目的具体内容请参见下图：
该题目重点涉及计数器相关的内容，对逻辑推理能力有较高要求，具体解题过程如下：
module top_module(
input clk,
input reset,
input ena,
output pm,
output reg[7:0] hh,
output reg[7:0] mm,
output reg[7:0] ss);
always @(posedge clk)begin
if(reset)begin//复位，复位值12：00：00 AM
pm <= 1'b0;
hh <= 8'h12;
mm <= 8'h00;
ss <= 8'h00;
end
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