检测序列为何提供帧头？（附上源代码）

    源码
    module seq_rd(
    		input 	clk,
    		input	rst_n,
    		input	data_in,
    		
    		output	[7:0]	out_data0,
    		output	[7:0]	out_data1,
    		output	[7:0]	out_data2,
    		output	[7:0]	out_data3,
    		output				out_check_flag
    );
    		reg     [5:0]	 bit_cnt;
    		reg    [40:0]	data;
    		reg	 [7:0]		sum;
    		wire	[7:0]		sum_check;
    		wire			head_check;
    		
    assign	{	out_data0, out_data1,out_data2,out_data3,sum_check}	=  data[39:0];
    assign	out_check_flag	=	((bit_cnt == 6'd40)