Quartus Error Log

Error: 顶层设计实体 "test" 未定义

原因：顶层模块的 module 名称与工程名称不一致

解决方法：将顶层模块的 module 名称修改为与工程名称相同

2.Error (10278): Verilog HDL 端口声明错误，位于 test.v(4)：输入端口 "clk_in" 不能被声明为 reg 类型

原因：输入变量不能定义为 reg 型，必须是 wire 型。我们所设计的芯片输入引脚需要实时采集数据，因此必须采用 wire（导线）类型，而不能使用寄存器型

解决方法：将输入信号定义为线型 wire

3.Error (10137): Verilog HDL 过程赋值错误，位于 test.v(12)：赋值语句左侧的 "led" 对象必须具有变量数据类型

原因：数据类型定义错误或赋值方式不当

解决方法：在 always 过程块中被赋值的变量必须是 reg（寄存器型），而通过 assign 实现连续赋值的对象则需要定义为 wire（线型）

4.Error: 无法将多个引脚分配到 Pin_108 (IOC_X34_Y2_N0)

原因：PIN_108 是一个多功能引脚，默认功能是 nCEO。如果希望将其作为普通 IO 使用，需要提前进行设置。

解决方法：在 assignments > device > device and pin options > d