跨时钟域信号在单bit情况下的处理方法

文章结构概述

• • 研究背景
    • 双级DFF同步机制
    • 脉冲扩展同步技术
    • 握手通信协议

背景

在一个芯片内部，多种信号通常在各自独立的时钟频率下运行。例如，在SOC芯片中，CPU一般以某一特定频率运行，而总线信号（如DRAM BUS）则可能采用另一频率，普通信号还会使用其他频率进行操作。这三个不同频率下的信号之间往往需要进行信息交互与数据传输。

当不同频率的时钟域之间存在信号传递时，就会涉及跨时钟域信号处理的问题。由于各时钟域之间的频率和相位存在差异，若未进行适当处理或处理方式不当，如图中所示，在CLK_A时钟域中的数据信号A可能会无法满足CLK_B时钟域的建立时间和保持时间要求，从而引发以下问题：
1. 数据丢失，无法获取预期的数据；
2. 亚稳态现象的发生。

各类FPGA厂商所提供的FPGA编译工具（这是业界通用的说法）在完成逻辑综合及实现后，会生成一份详细的时序报告，其中包含有关跨时钟域的信息。通过这份报告可以清楚地了解到哪些信号涉及跨时钟域操作。如下图所示为Vivado工具中生成的报告所在位置：

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