计组课程实验 - 8位可控二进制补码加法器

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实验说明：

1.借助 quartusII 9.0 设计并实现一个具备8位控制功能的二进制补码加减运算装置
2.采用 VHDL 编程语言进行代码编写
3.掌握通过模块化编程方式处理问题的方法

实验步骤概述

一. 先实现一位全加器

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    library ieee;
    use ieee.std_logic_1164.all;
    
    entity fa is 
    port(a,b,ci : in std_logic;
       s,co : out std_logic);
    end fa;
    
    architecture b_fa of fa is
    begin
    s<=a xor b xor ci;
    co<=((a xor b) and ci) or (a and b);
    end b_fa;

二. 使用刚设计的全加器设计

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    library ieee;
    use

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