FPGA分步实现的状态机设计

定义

状态机具备调控信号依预设状态实现转换的能力，并可生成相应的输出结果。FPGA具有并行处理的特性，而状态机则适用于处理那些必须按序执行的操作。简而言之，其核心思想是将所有可能的情形划分为多个不同的场景，每个场景内部的运作机制各不相同。

结构

依托明德扬的状态机架构设计，其整体结构具有条理性，便于后续调整与优化。
采用三段式状态机实现方式，具体表现为通过三个独立的always块来描述状态机的运行逻辑。
状态机结构示意图：（此处图表存在偏差，实际应为两段式结构）

1. 在时序逻辑always块中，当前状态的复位操作被执行，并将次态的值赋予当前状态。

    always@(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
    state_c <=  HEAD;
    end
    else begin
        state_c <= state_n;
    end
    end
    
    
    AI写代码c
    
    运行