verilog处理文件（verilog版本）
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1、读文件到memory的操作
在进行仿真操作时，若某一变量需要输入大量数据，可以联想到的具体应用场景便是协议解析过程。过去通常的做法是将这些数据预先存储于ROM中，再从中读取所需信息，然而这种方式需要编写额外的控制ROM的代码，并且会占用一定的硬件资源，因此并不适用于仿真环境。当发现存在读取文件的操作时，便萌生了尝试这一方法的念头。
//============= 顶层设计模块===================//
module top(
input I_clk ,
input I_rst ,
input [07:0] I_data ,
output reg [07:0] O_data
);
always @ (posedge I_clk or posedge I_rst)
begin
if (I_rst)
begin
O_data <= 0;
end
else
begin
O_data <= I_data;
end
end
endmodule
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