Verilog时钟分频设计
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图表补充说明
普通奇数分频
在无需满足50%分频占空比的条件下，针对输入时钟clk的上升沿进行计数操作时，可设定两个计数翻转阈值，分别为(N-1)/2与(N-1)，当计数达到(N-1)这一数值时，系统将同步执行计数器的清零动作。
module clk_div(
input clk,rst_n,
output reg clk_o
);
reg [1:0] cnt;
always@(posedge clk or negedge rst_n) begin
if(!rst_n) cnt<=0;
else if(cnt==2) cnt<=0;
else cnt <= cnt +1'b1;
end
always@(posedge clk or negedge rst_n) begin
if(!rst_n)
clk_o <= 0;
else if(cnt==1) clk_o <= 1;
else if(cnt==2) clk_o <=0;
end
endmodule
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