Verilog硬件描述语言西安电子科技大学蔡觉平主讲P8语言设计思想及可综合特性组合电路设计课程笔记（第8页）

Verilog HDL组合电路设计
组合电路的特性在于：在任意给定时刻，其输出的稳定状态仅由当前输入决定，而不受电路先前状态的影响。
在进行组合电路设计时，需从以下几个方面加以考量：

1. 优先选用逻辑器件数量最少、种类最少且连接方式最为简化的结构，此类电路被称为“最小化”电路；
2. 其次，为满足对速度的要求，应尽可能减少逻辑层级的数量，从而降低门延迟，并确保电路功耗较低，在运行过程中保持稳定与可靠；
   描述组合逻辑电路的方式主要包括以下四种：结构描述、逻辑代数表达、真值表以及抽象描述。
   举例说明如下：
   例：设计一个包含三个裁判的表决系统，当至少有两个裁判表示同意时，判决装置输出“1”，否则输出“0”。
   方法一：采用真值表的形式进行描述
   真值表是一种能够直观且简洁地表达电路功能的方式。

    module desingn(OUT,A,B,C);
    output OUT;
    input A,B,C;
    reg OUT;
    
    always@（A or B or C）
      case ({A,B,C})
    3’b000:OUT<=0;
    3’b001:OUT<=0; 
    3’b010:OUT<=0;
    3’b100:OUT<=0;
    3’b011:OUT<=