Analysis of clock switch principle

对clock switch的结构进行了重新分析，整理结果如下：

1. 当clock处于高电平状态时，应避免触发任何switch操作，因此每个clock的选择信号均采用下降沿进行控制。

2. 每个clock源都对应一个独立的选择信号（如clk0_sel、clk1_sel等）。

3. 所有clock的最终选择信号之间具有互斥特性（即当某一clock的选择信号为有效状态时，其余所有clock的最终选择信号必须处于无效状态）。

4. 在初始reset状态下，所有selection信号均被置为0，这有效防止了系统出现死锁现象。

接下来我们以四个clock为例进行说明：

module clock_switch (/AUTOARG/ // Outputs clkout, // Inputs mux_sel, clk0, clk1, clk2, clk3, rstn ) ; input [1:0] mux_sel; input clk0; input clk1; input clk2; input clk3; input rstn; output clkout; wire clk0_sel; wire clk1_sel; wire clk2_sel; wire clk3_sel; wire clkout; reg clk0_sel_reg; reg clk1_sel_reg; re