FPGA面试——触发器

1、触发器与锁存器功能对比

触发器对边沿具有敏感性，而锁存器则对电平存在依赖性。

触发器边沿敏感： 触发器的输出状态仅在时钟信号发生边沿变化时才可能发生转变。以D型触发器为例，其输入信号仅在时钟信号出现上升沿时才会对输出产生影响。而在上升沿之外的时间段内，即使输入发生变化，也不会导致输出的改变；

锁存器电平敏感： 锁存器的输出状态可能随着输入的变化而随时发生改变。当锁存控制信号处于无效状态时，锁存器的输出会直接响应输入的变化；只有当锁存控制信号有效时，锁存器的输出才会维持在一个稳定的状态不变。

2、D触发器功能与应用

D触发器功能：

D触发器的运作机制较为简易，其在时钟信号的上升沿阶段，输出状态会同步于输入信号的变化；而在其他时段，则保持原有输出状态不变。

3、JK触发器功能与应用

JK触发器的功能特性如下：

（当JK输入为00时，输出q保持原状态；当JK输入为01时，输出q置0；当JK输入为10时，输出q置1；当JK输入为1时，输出q取反；）

4、T触发器功能与应用

T触发器的功能特性

（当T=0时，q保持原值；当T=1时，q取反；）

锁存器和触发器的区别

通过仿真和综合认识D触发器（Verilog HDL语言描述D触发器）

[通过仿真和综合认识JK触发器（Verilog