Verilog中Parameter在Verilog中的用法涉及常量定义和参数传递（例化传递、defparam传递）

在Verilog语言中使用parameter关键字定义常量，在设计过程中通常会采用这种方式来赋予设计人员固定的开发资源或功能值。这种表示方法有助于提高代码的可读性和维护性。另一个重要用途是可以通过defparam宏或模块实例化时进行参数配置（如重新配置功能），从而灵活地管理设计中的各种参数设置。

一、parameter声明常量

constant parameter用于表示常量，在电路设计中通常可以在模块内部或外部进行设置。这些参数常见于定义位宽或时间延迟（这些参数通常是可变的），为了演示目的，在此采用一个简单的带有固定数值的电路作为示例。

参数定义采用： parameter 标识符 = （位宽）常数；// 其中，默认设置为32位；若需指定不同的位宽，则需使用指定值。

parameter在模块内部定义常量：

  
    
 module param_idef(
    
     input clk,
    
     input [2:0]din,
    
     output reg [3:0]sum
    
     );
    
  
    
 parameter ADD = 2'd1;
    
 always@(posedge clk)
    
 begin
    
     sum <= din+ADD;