Verilog 常见的功能与任务 不定期更新

在开发FPGA的过程中，在编写测试基准时（尤其是编写测试基准），我们经常涉及Verilog的系统函数。为了便于理解与参考，在查看Xilinx官方提供的测试基准或者学习大神们的测试基准设计时（也就是参考Xilinx官方提供的testbench或者学习大神们的testbench设计），我们可以发现这些系统的共性特点：其显著特点是前缀带有$符号。巧妙运用这些系统函数能够显著增强功能（让功能变得十分强大）。然而大多数中文教材对此进行简要介绍（然而大多数中文教材对此进行简要介绍）。我可以分享IEEE发布的标准文档[下载链接]（我可以分享IEEE发布的标准文档[下载链接]）。此标准文档详细介绍了所有可用的系统函数（详细介绍了所有可用的系统函数）。我会重点介绍几种常用系统的功能与应用方法（我会重点介绍几种常用系统的功能与应用方法）。后续内容将不定期更新以适应技术发展。（后续内容将不定期更新以适应技术发展。）

一、文件操作

1、打开文件fopen和关闭文件fclose

文件开启进行读写操作后必须确保关闭这一点在所有编程语言中都是相同的

integer fp;

fp = $fopen("file_path/file_name","wb");

$fclose(fp);

$fopen的第一个自定义参数是一个包含具体路径信息的字符串。该字符串可以由两种形式构成：一种为绝对路