＜Verilog实现偶数分频器＞

一，内容介绍

分频器作为数字电路中普遍应用的IP模块，其主要功能是将高频时钟信号转换为低频时钟信号，以满足外围设备的需求。
接下来，我们将采用verilog语言实现一个偶数分频器
随后，通过整合奇数分频器的方式构建出整数分频器
最终，进一步优化设计并升级为小数分频器

二，数字分频器原理

众所周知，在芯片设计中存在一类IP模块，它们能够依据配置参数生成不同频率的时钟信号。这类IP可以划分为模拟型与数字型两种类型，二者在运行机制方面存在显著差异。
模拟型PLL具备输出高于输入频率时钟信号的能力，而数字分频器仅能生成低于输入频率的时钟信号。
数字分频器的主要功能是对外部晶体振荡器或内部PLL提供的时钟信号进行分频处理，以满足不同IP模块对时钟的需求。在数字电路系统中，理论上由单一模块分频产生的时钟信号可被归类为同步信号，但由于各条时钟路径存在差异，导致到达各个端口的时间不一致，因此在实际应用过程中仍将其视为异步信号进行处理。
偶数分频型数字时钟模块通常通过计数器对输入的时钟脉冲进行计数操作，尤其关注上升沿与下降沿的变化情况，从而实现对输入信号的偶数倍分频。

三，Verilog实现偶数数字分频器

    module INT_DIV (
    	input 		clk_i,
    	input