Verilog coding style
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这种代码编写方式令人印象深刻，未来将持续进行相关内容的完善与拓展
//---- module下面回车 ，敲4次空格，
//---- input 后面两个空格
//--- output 后面一个空格
//---- wire 后面一个空格
// ---- reg 后面一个空格
//---- 代码启行，统一4个空格
`timescale 1ns / 1ps
module demo (
input wire [00:0] i_clk ,
input wire [00:0] i_rst ,
output reg [07:0] o_cnt
);
//====================================================================//
//-----------------------------parameter ------------------------------//
//==========================全部评论 (0)
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