SV: Self-Check Experiment Three

一、实验内容及目标

1**、实验内容：**

1. 通过自主学习《SystemVerilog Testbench Lab Guide》的PDF文档，深入领会并掌握其中的相关知识内容；
2. 设计并实现一个用于从路由器输出端获取数据样本的监视模块（Monitor）。
3. 开发一个能够对路由器输出结果进行验证的检查模块（Checker）。
4. 启动Driver与Monitor程序，测试Checker是否具备准确的数据比对能力。
5. 对该SystemVerilog程序进行编译（Compile）与仿真（Simulate）操作。

2**、实验目标：**

1. 扩展la2测试环境的适用范围。
2. 借助新型测试平台对设计文档进行编译与仿真操作。
3. 分析每一行程序代码所实现的具体功能。
4. 通过监测波形变化，确认测试代码的功能是否具备完整性。

二、实验过程或步骤

任务1：将solution/lab2下的文件拷贝到lab3下

**任务2：**创建顶层测试环境（Top-Level Test Environment）

1. 对当前已存在的test.sv文件进行编辑操作。
2. 在pkt2cmp_payl