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Vivado+Verilog异步FIFO学习记录

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本文主要记载了在设计异步FIFO过程中所遇到的各类问题，
关于异步FIFO的具体时序细节，可参考其他相关文献。
本文所采用的异步FIFO实现方案（即调用FPGA中的FIFO IP核）：

（1）二段式状态机设计与周期等待机制

复制代码 
    always @(*) 
    begin
    	case(write_state)
    		W_IDLE:
    			begin
    					if ( write_wait_counter == 8'd79) 
    						begin
    							next_write_state <= W_FIFO;	
    						end
    					else 
    						begin
    							next_write_state <= W_IDLE;
    						end
    			end
    		W_FIFO:
    			begin
    				next_write_state <= W_FIFO;
    			end
    		default:
    			begin
    				next_write_state <= W_IDLE;
    			end
    
    	endcase
    end

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