DDR2内存内部结构 33-2

此处，从时序的角度再次分析这个电路，这里主要是这些t参数

第一步：在预电荷阶段需要将所有SAN和SAP都被设置为1/2Vcc，在此过程中敏感电路出现失衡状态，并触发电压均衡机制得以启动。

在完成Access和Prechage操作后，在该列被选中的情况下（access），系统将进入Bank Access阶段（bank access）。在此阶段（phase），Bank将执行数据输出操作（data output），将数据发送至Vref（voltage reference）端口。在该过程中（during this process），均衡电路并未运转（equilibrium circuit inactive）。当系统处于该状态时（in this state），部分寄存器内的电容会被添加至bitline（bit line），从而使得bit线上的电压逐渐上升（gradually rise）至达到Vref+水平（level Vref+）。这种变化状态会引发Sense电路失衡（sense circuit unbalanced），进而造成Storage Array North/South端口出现偏移：Nor