36. DDR2内存的内部结构（5）
发布时间
阅读量：
阅读量
DDR2读取时序
row acc：行激活，也可以理解为bank激活或簇激活
tRCD：从行激活到真正开始输出列数据所需的命令间隔时间。
tCAS/tCL：Strobe延迟，即在发出列命令后，经过tCL的延迟时间，总线才会传输数据。
tBURST通常设定为4，表示连续读取四个数据单元。
tRAS：Row Access Strobe，指的是从行激活完成到读取数据结束并执行恢复操作、将电荷重新充入的整个周期过程。
prec：预充电操作
tRP：行预充电时间，在bitline的两条线上完成充电后，才能进行后续操作。
上述流程整体被称为row cycle
在完成行激活之后，总线可以直接发送CAS命令。设备内部的tRCD值保持不变。总线仅负责存储CAS命令与列地址信息
虽然总线可以提前存储相关信息，但芯片内部并不会提前处理
全部评论 (0)
还没有任何评论哟~