SerDes interface_程序优化（8）

8 程序优化

在测试过程中分析timing报告的结果后发现传输速率受制约的原因并非仅限于IO接口的速度。值得注意的是，在LVDS接口设计中采用时钟频率高达800MHz的技术但仍然面临内部逻辑时序的问题导致系统运行受到影响。其中一个是接受部分中的**r_check模块另一个是S2p_10bit模块这两个因素共同决定了系统性能瓶颈所在。

在没有进行优化前，timing的报告如下：

S2p_10bit模块： 该模块用于恢复时钟信号，并将输入的串行数据转换为并行10bit格式。其内部设置了4bit的计数器用于同时完成时钟信号恢复以及串行数据转为并行10bit格式的过程。由于电路设计较为复杂，在timing report中记录下来的该计数器的数据量直接影响了总时钟频率的稳定性和一致性。

R_check模块： 该模块负责对齐数据的功能，在相对低速的时钟域内运行；然而其内部