Verilog自动生成模块端口的C++程序

由于需要多次实例化模块，而手动编写过程较为繁琐，因此采用C++开发了一个简易程序，用于自动生成模块实例化端口。

只需按照以下格式将模块端口内容复制到文件中，双击exe文件即可生成自动实例化后的端口，操作便捷高效！

2019年7月23日版本1.0
2019年8月27日版本2.0 升级内容：对程序算法进行了重构，提升了对输入格式的兼容性
1.支持带有parameter参数的输入，并在输出中忽略parameter部分
2.允许任意一行中存在空格，包括位宽与端口名之间、端口名之后以及逗号之后是否包含空格均可接受
3.新增自动识别并定义相同输出端口名的功能，并为输出端口括号进行填充
4.支持reg定义的输入。

当前展示的是版本2.0的内容，版本1.0已被删除。

目录

1.输入

2.输出

3.程序源码

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1.输入

需将所定义模块的端口号复制至名为auto_ins.txt的文本文件中，输入格式示例可参考图1
请特别留意格式规范。

图1 展示了输入格式的示例

2.输出

通过使用dev-c++执行程序，或直接点