目录：

• • • 1、实验目的

      • 2、建立 Project
      • 3、生成 VHDL 文件
      • • ①生成半加器 h_adder.vhd 文件

    • ②生成或门 or2a.vhd 文件

    • ③生成全加器 f_adder.vhd 文件

    • ④进行编译

      • 4、观察 RTL 图形
      • 5、执行仿真

1、实验目标

本实验旨在使学习者熟练运用VHDL硬件描述语言完成1位二进制全加器的设计，并生成相应的仿真波形。

注意：
有关项目建立及文件创建的具体操作流程，可查阅以下参考资料：
Quartus Prime Lite Edition 使用教程（创建项目与仿真）

2、创建 Project

f_adder 项目已顺利完成创建。

3、创建 VHDL 文件

全加器的构成要素包括两个半加器以及一个或门，

因此在实现过程中，首先需要完成半加器与或门的设计工作，随后通过调用这两个模块来构建完整的全加器结构。