UVM验证学习19 Verilog进阶题(序列检测+时序逻辑)

    module sequence_detect(
    	input clk,
    	input rst_n,
    	input a,
    	output reg match
    	);
    
    	parameter IDLE=4'd0;
    	parameter S0=4'd1;
    	parameter S1=4'd2;
    	parameter S2=4'd3;
    	parameter S3=4'd4;
    	parameter S4=4'd5;
    	parameter S5=4'd6;
    	parameter S6=4'd7;
    	parameter S7=4'd8;
    	parameter S8=4'd9;
    
    
    	reg [3:0] state;
    	reg [3:0] next_state;
    	wire match_w;
    
    	always@(posedge clk, negedge rst_n)begin
    		if(!rst_n) state<=IDLE;
    		else state<=next_state;
    	en