一、RISC_CPU子功能模块的实现

说明

部分内容直接引用自夏宇闻老师所著《Verilong数字系统设计教程》中“简化的RISC_CPU设计”章节，并在此基础上补充了个人见解，旨在记录自身学习经历，诚邀共同探讨与交流。

1、RISC_CPU架构拆分分析

• 时序信号源
  • 指令存储单元
  • 数据暂存部件
  • 运算处理模块
  • 数据传输管理器
  • 系统状态调控器
  • 指令地址寄存器
  • 地址选择控制器

2、时钟发生器的实现

（1）时钟发生器通过接收外部时钟信号，生成一组时钟信号clk1、fetch以及alu_ena，并将这些信号传输至CPU的各个功能模块。其中，fetch为一个控制信号，其本质是clk信号的8分频版本。当fetch处于高电平状态时，能够使clk信号触发CPU控制器，从而启动指令的执行流程；同时，该信号还负责调控地址多路器，使其输出对应的指令地址与数据地址。而clk信号则被用作指令寄存器、累加器及状态控制器等部件的同步控制信号。alu_ena的作用则是用于控制算术逻辑运算单元的操作过程。
（2）模块结构图与对应的时序关系图如下所示：

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