VIVADO 时钟同步限制

XDC的基本语法结构主要包括时钟约束、IO约束以及时序例外约束，对某一设计实施约束的顺序也可以依据这三类约束依次展开。

时钟约束

在所有约束中，时钟约束应优先建立，所有从端口输入的主时钟以及GT模块输出的RXCLK/TXCLK信号，均需由用户通过create_clock命令手动定义。若为差分输入的时钟信号，则只需在差分对的P端获取端口信息，并利用get_ports命令提取端口后，再使用create_clock进行创建。

create_clock -name clk_200 -period 5 [get_ports clk200_p]

对于Vivado能够自动识别并推导出的衍生时钟，例如MMCM、PLL或BUFR等模块输出的时钟信号，系统可自行完成推导过程，用户无需手动创建。

然而，对于通过寄存器与组合逻辑构建的分频器等衍生时钟信号，工具无法自动识别和推导，必须由用户采用create_generated_clock命令进行定义。以下为具体示例

Clk1 是原始存在的主时钟，而 clk2 是由 Clk1 派生出的时钟。需要注意的是，在创建时钟时，所采用的语法存在差异。

为何需要对时