UART接口的FPGA实现二——UART接口的Verilog代码及仿真测试
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直接进入正题，相关资源已附上源代码链接和testbench的链接，建议使用UE工具进行源代码的查阅。在UE中，关于VHDL、Verilog以及SystemVerilog语法的高亮文件下载地址为这里。在上一篇文章的结尾部分，已经介绍了本次所附代码中uart通信模型的具体运行机制。由于本篇的核心内容主要体现在源代码中，因此本文的文字叙述相对较为简略。
一、寄存器功能与结构描述
以下为本篇所阐述的uart接口内部寄存器定义内容，具体信息详见下表：
表1 内部寄存器定义 | 寄存器名称| 对应地址| 特性| 功能说明 |
| --- | --- | --- | --- |
|---|---|---|---|
| 分频控制寄存器 | 0x01 | w/r | 用于对内部分频计数器进行读写操作，以使uart满足不同的波特率。 |
| 发送寄存器 | 0x02 | w | 用于将需要发送的数据锁存到这个寄存器中。 |
| 命令寄存器 | 0x03 | w | 低1位有意义，写这个寄存器会产生一个时钟宽度的控制信号，这个控制信号用于通知发送电路可以发送数据了。 |
| 接收寄存器 | 0x04 | r | 只读，用于存储当前接收到的完整数据。 |
| 接收状态寄存器 | 0x05 | rc | 读清0，低2位有意义，第0位表示接收到的数据奇偶校验是否有错，为0表示没有错，第1位表示接收中断，为1表示CPU可以读取接收寄存器了。 |
| 发送状态寄存器 | 0 |
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