Chisel Tutorial Module（七）

以下内容依据2015-7-10版的Chisel 2.2 Tutorial整理

Chisel中的模块与Verilog HDL中的模块概念极其相似,都是采用层级结构来描述电路.在Chisel中, module采用类的形式进行定义,并遵循以下几点原则:

• 继承自Module类
• 有一个命名为io的端口
• 在其构造函数中连接子电路

如下是一个2选1选择器的模块定义：

 class Mux2 extends Module{

    
   val io = new Bundle{
    
   val sel = UInt(INPUT, 1)
    
   val in0 = UInt(INPUT, 1)
    
   val in1 = UInt(INPUT, 1)
    
   val out = UInt(OUTPUT, 1)
    
   }
    
   io.out := (io.sel & io.in1) | (~io.sel & io.in1)
    
 }

在模块内部应用了Chisel中的一个运算符‘=:=’用于实现某种功能

在模块内部应用了Chisel中的一个运算符'':=用于将右边的输出与左边的输入进行关联和处理

在模块内部应用了Chisel中的一个运算符'':=用于建立左右输入输出之间的关联关系

在模