跨时钟域电路设计

在数字电路设计的实施过程中，常常会遇到某些信号需要穿越不同频率时钟域的情形。若对跨时钟域传输的信号缺乏有效的处理措施，一旦信号穿越时钟边界后，可能会引发亚稳态现象，并进一步传播至后续电路模块，从而造成整个系统运行异常。此外，由于跨时钟域处理不当所导致的问题往往具有偶发性，因此在实际调试过程中通常难以稳定复现与准确定位。由此可见，CDC（Clock Domain Crossing，跨时钟域）的处理，在数字系统设计中是一项基础且关键的研究内容。

亚稳态

当输入信号在触发器的时钟边沿（Tsetup+Thold）的时间窗口内发生变化时，触发器将无法正确捕捉到该信号的逻辑值，而是采集到介于逻辑0与逻辑1之间的中间电平状态。此时触发器的输出将处于不稳定状态并产生振荡现象，最终导致整个电路无法按照预期正常运作，如图所示。

图 1 亚稳态电路时序图

2.单bit信号CDC

2.1长信号

如图1所示，针对单bit长信号的跨时钟域处理，基本实现方式是引入 2 位同步器（通常称为打拍），以有效减少亚稳态出现的可能性。若电路时序条件