VHDL 学习内容

VHDL的全称是Very-High-Speed Integrated Circuit Hardware Description Language，这是一种被广泛采用的标准化硬件描述语言。接下来将以60进制计数器为例，对VHDL的语法结构以及相关硬件设计原理进行解析。
所谓60进制计数器，即在经过60个时间周期后产生一个脉冲输出信号。实现该功能的方式可以借助多个低进制计数器进行累加运算。具体可采用以下两种设计方案：
第一种方案为：其中一个计数器依据时钟信号持续累加，而另一个则接收来自前一计数器的进位信号，并据此执行加法操作。两者共享同一个时钟源，因此属于并行进位结构。
第二种方案则是将高位计数器的时钟输入端连接至低位计数器的进位输出端，从而实现递进式的计数操作。
在此选择第二种方案，通过组合一个10进制计数器与一个6进制计数器共同完成60进制计数功能。

顶层图如下

接下来我们将采用VHDL语言进行具体实现。

首先需要设计一个六进制计数器。
特别提醒！！在选择器件名称时，应避免使用数字作为起始字符

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